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IDT71V35761, 128K x 36, 3.3V Synchronous SRAMs with
3.3V I/O, Pipelined Outputs, Burst Counter, Single Cycle Deselect
Non-Burst Read Cycle Timing Waveform
CLK
ADSP
ADSC
Commercial and Industrial Temperature Ranges
ADDRESS
Av
Aw
Ax
Ay
Az
GW, BWE, BWx
CE, CS 1
CS 0
OE
DATA OUT
(Av)
(Aw)
(Ax)
(Ay)
,
NOTES:
1. ZZ input is LOW, ADV is HIGH and LBO is Don't Care for this cycle.
2. (Ax) represents the data for address Ax, etc.
3. For read cycles, ADSP and ADSC function identically and are therefore interchangable.
Non-Burst Write Cycle Timing Waveform
CLK
ADSP
ADSC
5301 drw 14
ADDRESS
Av
Aw
Ax
Ay
Az
GW
CE, CS 1
CS 0
NOTES:
DATA IN
(Av)
(Aw)
(Ax)
(Ay)
(Az)
5301 drw 15
,
1. ZZ input is LOW, ADV and OE are HIGH, and LBO is Don't Care for this cycle.
2. (Ax) represents the data for address Ax, etc.
3. Although only GW writes are shown, the functionality of BWE and BW x together is the same as GW .
4. For write cycles, ADSP and ADSC have different limitations.
17
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